Журнал дистанционного зондирования и ГИС

Абстрактный

Минимизация задержки C2MOS D-триггера с использованием теории логических усилий

Сварнима Триведи

Future Electronics имеет полный выбор двоичных счетчиков или делителей частоты, таких как радиочастотный делитель, цифровой делитель частоты, аналоговый делитель частоты, которые могут быть дополнительно использованы для улучшения производительности электронного оборудования для измерения счетчиков, систем связи и лабораторных приборов. Расположение D-триггеров является классическим методом проектирования делителя частоты. Существует огромное разнообразие, встречающееся в цифровых схемах из-за масштабирования и несовершенств процесса. Поэтому в этой статье рассматривается схема D-триггера с точки зрения задержки распространения. Задача состоит в том, чтобы минимизировать задержку распространения блоков D-триггера, используя теорию логических усилий, которая далее используется при проектировании двоичного счетчика.